產(chǎn)品介紹
描述
ADS6125 / ADS6124 / ADS6123 / ADS6122（ADS612X）是采樣頻率高達(dá)125 MSPS 12位A / D轉(zhuǎn)換器，一個家庭。它結(jié)合了高性能和低功耗在一個緊湊的32 QFN封裝。使用內(nèi)部高帶寬采樣保持和低抖動時鐘緩沖器有助于即使在高輸入頻率下實現(xiàn)高SNR和高SFDR。
它具有粗糙的和用于改善在較低的滿量程模擬輸入范圍SFDR性能優(yōu)良的增益選項。
該數(shù)字?jǐn)?shù)據(jù)輸出是或者平行CMOS或DDR LVDS（雙數(shù)據(jù)速率）。幾個特點存在，以緩解數(shù)據(jù)采集，如 - 輸出時鐘位置和輸出緩沖器驅(qū)動力和LVDS電流和內(nèi)部終端的可編程控制。
輸出接口類型，增益等功能使用的是3線串行接口進(jìn)行編程?？商娲兀渲械囊恍┕δ苁鞘褂脤Ｓ貌⑿袖N，從而使設(shè)備在上電后的期望狀態(tài)上來配置。
ADS612X包括內(nèi)部參考，同時消除了傳統(tǒng)參考引腳和關(guān)聯(lián)的外部脫鉤。還支持外部基準(zhǔn)模式。
這些器件在工業(yè)溫度范圍（-40°C至85°C）。
特性
Ø 采樣率：125 MSPS
Ø 12位分辨率，無失碼
Ø 3.5分貝粗調(diào)，最多為6dB可編程增益精細(xì)的SNR / SFDR權(quán)衡
Ø 并行CMOS和雙數(shù)據(jù)速率（DDR）LVDS輸出選項
Ø 支持正弦，LVCMOS，LVPECL，LVDS時鐘輸入和時鐘幅度下降到400 mVPP的
Ø 時鐘占空比穩(wěn)定器
Ø 內(nèi)部參考與外部參考支持
Ø 無需外部解耦所需的引用
Ø 可編程輸出時鐘的位置和驅(qū)動強(qiáng)度為了簡化數(shù)據(jù)采集
Ø 3.3 V模擬和1.8 V至3.3 V數(shù)字電源
Ø 32 QFN封裝（5毫摩×5毫米）的
Ø 引腳兼容的12位家庭（ADS612X）
