特點(diǎn)
4 個(gè)脈沖輸出
8 個(gè)延遲輸出（可選）
小于 25 ps 有效值抖動(dòng)
觸發(fā)速率高達(dá) 10 MHz
精密速率發(fā)生器
快速過(guò)渡時(shí)間
烤箱化或 Rb 時(shí)基（可選）
以太網(wǎng)、GPIB 和 RS-232
概述
DG645 是一款多功能數(shù)字延遲/脈沖發(fā)生器，可在高達(dá) 10 MHz 的重復(fù)頻率下提供精確定義的脈沖。與舊設(shè)計(jì)相比，該儀器提供了多項(xiàng)改進(jìn) — 更低的抖動(dòng)、更高的精度、更快的觸發(fā)速率和更多的輸出。DG645還具有以太網(wǎng)、GPIB和RS-232接口，用于儀器的計(jì)算機(jī)或網(wǎng)絡(luò)控制。
DG645數(shù)字延遲發(fā)生器
DG645 是一款多功能數(shù)字延遲/脈沖發(fā)生器，可在高達(dá) 10 MHz 的重復(fù)頻率下提供精確定義的脈沖。與舊設(shè)計(jì)相比，該儀器提供了多項(xiàng)改進(jìn) — 更低的抖動(dòng)、更高的精度、更快的觸發(fā)速率和更多的輸出。DG645還具有以太網(wǎng)、GPIB和RS-232接口，用于儀器的計(jì)算機(jī)或網(wǎng)絡(luò)控制。
延遲發(fā)生器定時(shí)
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時(shí)序圖 |
所有數(shù)字延遲發(fā)生器都通過(guò)計(jì)算快速時(shí)鐘（通常為100 MHz）的周期來(lái)測(cè)量時(shí)間間隔。大多數(shù)數(shù)字延遲發(fā)生器還具有較短的可編程模擬延遲，以實(shí)現(xiàn)比時(shí)鐘周期更精細(xì)的時(shí)間間隔。不幸的是，如果觸發(fā)與時(shí)鐘不同相，則可能會(huì)出現(xiàn)一個(gè)時(shí)序不確定性的時(shí)鐘周期（通常為10 ns）。
DG645 通過(guò)測(cè)量觸發(fā)相對(duì)于內(nèi)部時(shí)鐘的時(shí)序并補(bǔ)償模擬延遲來(lái)消除時(shí)序不確定性。這種方法可將抖動(dòng)降低約100×并允許內(nèi)部速率發(fā)生器以任何速率工作，而不僅僅是時(shí)鐘頻率的子倍數(shù)。
觸發(fā)
DG645 具有多種觸發(fā)模式。周期抖動(dòng)小于 100 ps 的內(nèi)部速率發(fā)生器可在 100 μHz 至 10 MHz 范圍內(nèi)設(shè)置，分辨率為 1 μHz。具有可調(diào)閾值和斜率的外部觸發(fā)輸入可以觸發(fā)定時(shí)周期、突發(fā)周期或單次觸發(fā)。一鍵觸發(fā)單次射擊。線路觸發(fā)器與交流電源同步工作。后面板觸發(fā)抑制輸入可以在定時(shí)周期內(nèi)禁用觸發(fā)器或任何脈沖輸出。
DG645 通過(guò)觸發(fā)抑制和預(yù)縮放功能支持許多復(fù)雜的觸發(fā)要求。
觸發(fā)器延遲設(shè)置連續(xù)觸發(fā)之間的最短時(shí)間。如果應(yīng)用程序中的觸發(fā)事件產(chǎn)生顯著的噪聲瞬變，在生成下一個(gè)觸發(fā)器之前需要時(shí)間衰減，這將非常有用。觸發(fā)保持也可用于以輸入觸發(fā)速率的子倍數(shù)觸發(fā)DG645。
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前面板輸出 |
觸發(fā)預(yù)縮放使DG645能夠以更快的信號(hào)源同步觸發(fā)，但觸發(fā)頻率是原始觸發(fā)頻率的子倍數(shù)。例如，DG645 可以以 1 kHz 的頻率觸發(fā)，但可以通過(guò)將觸發(fā)輸入預(yù)縮放 80，80 來(lái)與以 000 MHz 運(yùn)行的鎖模激光器同步。此外，DG645還為每個(gè)前面板輸出包含一個(gè)單獨(dú)的預(yù)分頻器，使每個(gè)輸出能夠以觸發(fā)速率的子倍數(shù)運(yùn)行。
前面板輸出
有五個(gè)前面板輸出：T0、AB、CD、EF 和 GH。The T0輸出在定時(shí)周期內(nèi)置位。T的前緣0是零時(shí)間參考。編程延遲（A、B、C、D、E、F、G 和 H）設(shè)置為 0 s 至 2000 s，分辨率為 5 ps，以控制四個(gè)脈沖輸出的前沿和后沿的時(shí)序。
每個(gè)前面板輸出可以驅(qū)動(dòng) 50 Ω 負(fù)載，并具有 50 Ω源阻抗。輸出幅度可在 0.5 至 5.0 V 范圍內(nèi)設(shè)置，輸出失調(diào)范圍可超過(guò) ±2 VDC，以提供幾乎任何邏輯電平（NIM、ECL、PECL、CMOS 等）。在任何輸出幅度下，輸出轉(zhuǎn)換時(shí)間均小于2 ns。
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組合輸出 |
后面板輸出
可選后面板輸出，支持各種應(yīng)用。選項(xiàng) 1 提供 T05 V邏輯電平的輸出和1個(gè)編程延遲（A、B、C、D、E、F、G和H），轉(zhuǎn)換時(shí)間小于2 ns。選項(xiàng)30提供相同的輸出，但為100 V、5 ns脈沖，轉(zhuǎn)換時(shí)間小于3 ns，適用于高噪聲環(huán)境中的定時(shí)分配。選項(xiàng) 5 提供 1 個(gè)組合輸出，可在 50 V 邏輯電平下提供 <> 至 <> 個(gè)脈沖，轉(zhuǎn)換時(shí)間小于 <> ns。每個(gè)輸出具有 <> Ω源阻抗。
時(shí)基
標(biāo)準(zhǔn)時(shí)基的精度為 5 ppm，抖動(dòng)10-8，適用于許多應(yīng)用?？蛇x時(shí)基適用于需要更好速率和延遲精度或降低速率和延遲抖動(dòng)的用戶。
標(biāo)準(zhǔn)時(shí)基延遲1 s的時(shí)序誤差可高達(dá)5 μs，OCXO時(shí)基的時(shí)序誤差為200 ns，但銣時(shí)基的時(shí)序誤差僅為500 ps（校準(zhǔn)后一年）。
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時(shí)序誤差與延遲 |
對(duì)于短延遲，抖動(dòng)通常為 20 ps。但是，對(duì)于 1 s 延遲，標(biāo)準(zhǔn)時(shí)基可以貢獻(xiàn)高達(dá) 10 ns 的額外抖動(dòng)，而可選時(shí)基貢獻(xiàn)的額外抖動(dòng)不到 10 ps。
快速上升時(shí)間模塊
DG645 前面板輸出的轉(zhuǎn)換時(shí)間小于 2 ns。SRD1 是一個(gè)內(nèi)置于直插式 BNC 連接器中的附件，可將前面板輸出的上升時(shí)間縮短到 100 ps 以下。前面板最多可連接五個(gè) SRD1，以減少所有輸出的上升時(shí)間。
| 抖動(dòng)與延遲 |
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DG645規(guī)格 | |
| 延誤 | |
| 渠道 | 4個(gè)獨(dú)立的脈沖控制位置和寬度。8 個(gè)延遲通道可選。 |
| 范圍 | 0 到 2000 秒 |
| 分辨率 | 5 頁(yè)/秒 |
| 準(zhǔn)確性 | 1 ns +（時(shí)基誤差×延遲） |
| 抖動(dòng) （有效值） |
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| 觸發(fā)延遲 | 85 ns（外部觸發(fā)至 T0輸出） |
| 時(shí)基 | |
| 標(biāo)準(zhǔn)晶體 |
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| 抖動(dòng) | 10-8s/s |
| 穩(wěn)定性 | 2 x 10-6（20 °C 至 30 °C） |
| 老化 | 5 頁(yè)/分鐘 |
| 選項(xiàng) 4 OCXO |
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| 抖動(dòng) | 10-11s/s |
| 穩(wěn)定性 | 2 x 10-9（20 °C 至 30 °C） |
| 老化 | 0.2 頁(yè)/年 |
| 選項(xiàng) 5 銣 |
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| 抖動(dòng) | 10-11s/s |
| 穩(wěn)定性 | 2 x 10-10（20 °C 至 30 °C） |
| 老化 | 0.0005 頁(yè)/年 |
| 外部輸入 | 10 MHz ± 10 ppm，正弦>0.5 Vpp， |
| 輸出 | 10 MHz，2 Vpp 正弦波輸入 50 Ω |
| 外部觸發(fā)器 | |
| 率 | 直流至 1/（100 ns + 最長(zhǎng)延遲）。 |
| 門檻 | ±3.50 伏直流 |
| 坡 | 在上升沿或下降沿觸發(fā) |
| 阻抗 | 1 兆安電阻 + 15 pF |
| 內(nèi)部速率生成器 | |
| 觸發(fā)模式 | 連續(xù)、在線或單次拍攝 |
| 率 | 100 μHz 至 10 MHz |
| 分辨率 | 1 微赫茲 |
| 準(zhǔn)確性 | 與時(shí)基相同 |
| 抖動(dòng)（有效值） | <25 ps （10 MHz/N 觸發(fā)速率） <100 ps （其他觸發(fā)速率） |
| 突發(fā)發(fā)生器 | |
| 觸發(fā)到個(gè) T0 |
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| 脈沖間隔周期 |
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| 每個(gè)突發(fā)的延遲周期 | 1 至 232- 1 |
| 輸出 （T0、AB、CD、EF 和 GH） | |
| 源阻抗 | 50 Ω |
| 過(guò)渡時(shí)間 | <2 納秒 |
| 過(guò)頭 | <100 mV + 10 % 脈沖幅度 |
| 抵消 | ±2 V |
| 波幅 | 0.5 至 5.0 V（電平 + 失調(diào) <6.0 V） |
| 準(zhǔn)確性 | 100 mV + 5 % 脈沖幅度 |
| 常規(guī) | |
| 計(jì)算機(jī)接口 | GPIB （IEEE-488.2）、RS-232 和以太網(wǎng)。所有儀器功能都可以通過(guò)接口進(jìn)行控制。 |
| 非易失性存儲(chǔ)器 | 可以存儲(chǔ)和調(diào)用九組儀器配置。 |
| 權(quán)力 | <100 W，90 至 264 VAC，47 Hz 至 63 Hz |
| 尺寸 | 8.5“ × 3.5” × 13“ （WHL） |
| 重量 | 9磅 |
| 保證 | 一年的零件和人工材料與工藝缺陷 |
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| 輸出選項(xiàng) | |
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| 選項(xiàng) 1（延遲輸出） | |
| 輸出數(shù)量 | 8（后面板 BNC） |
| 輸出 | T0、A、B、C、D、E、F、G 和 H |
| 源阻抗 | 50 Ω |
| 過(guò)渡時(shí)間 | <1 納秒 |
| 過(guò)頭 | <100毫伏 |
| 水平 | +5 V CMOS邏輯 |
| 脈沖特性 |
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| 選項(xiàng) 2（高壓輸出） | |
| 輸出數(shù)量 | 8（后面板 BNC） |
| 輸出 | T0、A、B、C、D、E、F、G 和 H |
| 源阻抗 | 50 Ω |
| 過(guò)渡時(shí)間 | <5 納秒 |
| 水平 | 0 至 30 V 輸入高阻抗，0 至 15 V 輸入 50 Ω（幅度減小 1 %/kHz） |
| 脈沖特性 |
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| 選項(xiàng) 3（組合輸出） | |
| 輸出數(shù)量 | 8（后面板 BNC） |
| 輸出 | T0， AB， CD， EF， GH， （AB+CD）， （EF+GH）， （AB+CD+EF）， （AB+CD+EF+GH） |
| 源阻抗 | 50 Ω |
| 過(guò)渡時(shí)間 | <1 納秒 |
| 過(guò)頭 | <100 mV + 10 % 脈沖幅度 |
| 脈沖特性 |
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| T0， AB， CD， EF， GH | 延遲間隔時(shí)間的邏輯高電平 |
| （AB+CD）， （EF+GH） | 由給定通道的邏輯OR產(chǎn)生的兩個(gè)脈沖 |
| （AB+CD+EF） | 由給定通道的邏輯OR產(chǎn)生的三個(gè)脈沖 |
| （AB+CD+EF+GH） | 由給定通道的邏輯OR產(chǎn)生的四個(gè)脈沖 |
| 選件 SRD1（快速上升時(shí)間模塊） | |
| 上升時(shí)間 | <100 頁(yè)/秒 |
| 秋季時(shí)間 | <3 納秒 |
| 抵消 | -0.8 V 至 -1.1 V |
| 波幅 | 0.5 V 至 5.0 V |
| 負(fù)荷 | 50 Ω |
